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您好，我想把pll_clk时钟输出看下，配置了： 0x19 0x01 （CDIV_CLKIN = BCLK,配置成PLL_CLK没输出，想尝试bclk是否ok） BCLK是外部输入，这样配置后，从GPIO1并没有时钟输出，请问这样配置正确吗？ 另外也尝试配置了 0x35 0x06（DOUT = CLKOUT output），也没什么用。 
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3个回答
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参考clock gen的流程图： [color="#333333"] 首先Register0x04的bit4配置PLL_CLKIN的输入源是来自MCLK还是BCLK（下面流程图配置的来自于MCLK）。其次就是配置寄存R04~08的PLL的分频系数，按照这个流程里面的配置得到的PLL_CLK输出110Mhz的频率。 [color="#333333"] 可以按照这个配置再验证下PLL_CLK 是否有输出。 |
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您好！关于TLV320ADC3101的PLL_CLK时钟输出配置，您可以尝试以下步骤：
1. 首先，确保您的硬件连接正确，包括BCLK输入和GPIO1输出。 2. 根据您的描述，您已经尝试了以下配置： - 0x34 0x10（Page 0 / Register 52，DMDIN output = CLKOUT output） - 0x19 0x01（CDIV_CLKIN = BCLK） - 0x35 0x06（DOUT = CLKOUT output） 3. 您可以尝试以下配置： - 设置PLL时钟源：0x19 0x00（CDIV_CLKIN = PLL_CLK） - 设置PLL倍频因子：0x1A 0x04（PLL_M = 4） - 设置PLL分频因子：0x1B 0x01（PLL_N = 1） - 设置PLL输出时钟频率：0x1C 0x00（PLL_P = 0） - 设置PLL输出时钟相位：0x1D 0x00（PLL_Q = 0） - 设置PLL锁定时间：0x1E 0x04（PLL_LOCK_TIME = 4） - 设置PLL输出时钟：0x34 0x10（Page 0 / Register 52，DMDIN output = CLKOUT output） - 设置GPIO1输出：0x35 0x06（DOUT = CLKOUT output） 4. 确保您的BCLK输入频率与PLL配置相匹配。例如，如果BCLK输入频率为12.288MHz，那么PLL倍频因子可以设置为4，PLL输出时钟频率将为49.152MHz。 5. 如果以上配置仍然无法输出时钟信号，请检查您的硬件连接和电源供应是否正常。 希望这些建议能帮助您解决问题。如果还有其他问题，请随时提问。 |
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