[问答]

什么是小间距QFN封装PCB设计串扰抑制？

问答对人有帮助，内容完整，我也想知道答案 0 一、引言随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。那么，什么是小间距QFN封装PCB设计串扰抑制呢？ 0
2019-7-30 08:03:48　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 化二为一该类别下有 12 个回答。邀请回答 dymanic 该类别下有 8 个回答。邀请回答 cyhe 该类别下有 7 个回答。邀请回答 kong19 该类别下有 7 个回答。邀请回答 60user150 该类别下有 7 个回答。邀请回答 vuwuerwxs 该类别下有 7 个回答。邀请回答 cswerwr 该类别下有 7 个回答。邀请回答 kingnet_520888 该类别下有 7 个回答。邀请回答 selina1023 该类别下有 6 个回答。邀请回答 wang21cj 该类别下有 6 个回答。邀请回答 yfdsfqdqd 该类别下有 6 个回答。邀请回答 nvywerwer 该类别下有 6 个回答。邀请回答 Dimple 该类别下有 6 个回答。邀请回答 vfdfvvdw 该类别下有 6 个回答。邀请回答阿南科院该类别下有 6 个回答。邀请回答 maobs20 该类别下有 6 个回答。邀请回答 DDT6 该类别下有 6 个回答。邀请回答燕子湖畔该类别下有 6 个回答。邀请回答 h1654155957.9611 该类别下有 6 个回答。邀请回答 h1654155957.9663 该类别下有 6 个回答。邀请回答举报孙沛池相关推荐 • 怎么抑制PCB小间距QFN封装引入的串扰 2004 • 小间距QFN封装PCB设计串扰抑制问题分析与优化 2423 • 高速差分过孔之间的串扰分析及优化 3092 • 信号完整性问题中的信号串扰及其控制的方法是什么 2448 • 在设计fpga的pcb时可以减少串扰的方法有哪些呢？ 1408 • 在高速（>100MHz）高密度PCB设计中的技巧? 2380 • 高速电路设计中反射和串扰的形成原因是什么 1777 • PCB设计中的电磁干扰问题，如何抑制干扰？ 1828 • PCB设计中的安全间距需要考虑哪些地方？ 952 • 串扰之耦合的方式 2935 2个回答

答案对人有帮助，有参考价值 0 二、问题分析在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图1是一个0.5 pitch QFN封装的尺寸标注图。图1、0.5 pitch QFN封装尺寸标注图图2是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：图2、QFN封装PCB设计TOP层走线差分线走线线宽/线距为：8/10, 走线距离参考层7mil，板材为FR4. 图3、PCB差分走线间距与叠层从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。图4是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。图4、差分模式端口定义及串扰仿真结果从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。

2019-7-30 15:21:11 评论举报郭雨桐

答案对人有帮助，有参考价值 0 三、优化方案分析对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。图5是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：图5、紧耦合差分布线图图6是上述设计的差分模式的近端串扰和远端串扰的仿真结果：图6、紧耦合差分端口定义及串扰仿真结果从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。

2019-7-30 15:21:14 评论举报李富贵